Prohlížení Diplomové práce - 18103 dle předmětu "SystemVerilog"

Zobrazují se záznamy 1-3 z 3

    • Metody automatické verifikace v registrovém modelu jazyka SystemVerilog 

      Autor: Timur Ganeev; Vedoucí práce: Kohlík Martin; Oponent práce: Borecký Jaroslav
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2024-06-07)
      Tato práce se zabývá metodologií pro verifikaci digitálních integrovaných obvodů (Universal Verification Methodology - UVM), zejména její registrovou vrstvou (Register Abstraction Layer - RAL). V dané práci je popsán proces ...

    • Pokročilé metody simulace v jazyce SystemVerilog 

      Autor: Miroslav Kallus; Vedoucí práce: Kohlík Martin; Oponent práce: Borecký Jaroslav
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2021-06-04)
      Tato práce se zabývá prací s nástroji pro simulaci číslicových obvodů. V první části se práce zabývá seznámením se s konstrukcemi jazyka SystemVerilog a knihovny UVM. Dále práce otestuje nástroje pro vytváření testbenchů, ...

    • Simulace procesorů v jazyce SystemVerilog 

      Autor: Vojtěch Jílek; Vedoucí práce: Kohlík Martin; Oponent práce: Kašpar Jiří
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2022-06-02)
      Tato práce se zabývá návrhem simulačních prostředí pro simulaci procesorů v jazyce SystemVerilog. K simulaci procesorů je využita knihovna UVM, její registrový model a vývojové prostředí QuestaSim. V této práci je navrženo ...