Pokročilé metody simulace v jazyce SystemVerilog

Abstract

Tato práce se zabývá prací s nástroji pro simulaci číslicových obvodů. V první části se práce zabývá seznámením se s konstrukcemi jazyka SystemVerilog a knihovny UVM. Dále práce otestuje nástroje pro vytváření testbenchů, jako jsou textové editory a IDE, a simulátory. Nakonec vznikne pomocný text k používání SystemVerilogu a knihovny UVM včetně ukázkových zdrojových kódů a zároveň vzniknou vzorové úlohy pro předmět Simulace číslicových obvodů.This thesis deals with digital circuit simulation tools. In research part I am going to learn basic constructs of SystemVerilog language and UVM library. Then, I am going to test testbench design tools, like text editors and IDEs, and simulation tools. In the end, I'll create helpful text for using SystemVerilog and the UVM library including examples of source code. There will also be model projects for the Digital Circuit Simulation course.