Číslicové zpracování signálu pro lock-in zesilovač

Abstract

Práce se zabývá návrhem číslicového zpracování signálu pro specifický lock-in zesilovač na bázi FPGA. Řešen je návrh FIR filtru typu dolní propust, integrace FPGA s ostatními částmi přístroje a tvorba uživatelského rozhraní. Je otestována funkčnost přístroje a jsou určeny jeho základní parametry (vstupní šum, dynamický rozsah). Změřený šum konkrétního senzoru je porovnán s měřením pomocí komerčního lock-in zesilovače SR830.

The thesis deals with the design of digital signal processing for a specific FPGA-based lock-in amplifier. The design of the low-pass FIR filter, the integration of the FPGA with other parts of the device and the design of the user interface are adressed. The functionality of the device is tested and its basic parameters (input noise, dynamic range) are determined. The measured noise of a particular sensor is compared with a measurement using a commercial lock-in amplifier SR830.