Metody automatické verifikace v registrovém modelu jazyka SystemVerilog
Automatic verification methods in the SystemVerilog register access layer
dc.contributor.advisor | Kohlík Martin | |
dc.contributor.author | Timur Ganeev | |
dc.date.accessioned | 2024-06-18T10:27:35Z | |
dc.date.available | 2024-06-18T10:27:35Z | |
dc.date.issued | 2024-06-07 | |
dc.identifier | KOS-1240469449605 | |
dc.identifier.uri | http://hdl.handle.net/10467/114684 | |
dc.description.abstract | Tato práce se zabývá metodologií pro verifikaci digitálních integrovaných obvodů (Universal Verification Methodology - UVM), zejména její registrovou vrstvou (Register Abstraction Layer - RAL). V dané práci je popsán proces implementace prostředí pro testování registrů a pamětí s využitím komponent a metod UVM RAL. Dále je zde detailně popsáno, jak uživatel může nastavit automatickou kontrolu pokrytí a jak se dá spustit vestavěné UVM RAL sekvence pro verifikaci funkcionality testovaných registrů a pamětí. | cze |
dc.description.abstract | The purpose of this thesis is to study the Universal Verification Methodology (UVM) for digital circuit verification and its Register Abstraction Layer (RAL) in particular. This thesis describes the process of testbench implementation for registers and memories using UVM RAL. Next, it is explained how the user can set up automatic coverage collection and how the user can execute built-in UVM RAL sequences for checking functionality of registers and memories. | eng |
dc.publisher | České vysoké učení technické v Praze. Vypočetní a informační centrum. | cze |
dc.publisher | Czech Technical University in Prague. Computing and Information Centre. | eng |
dc.rights | A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.html | eng |
dc.rights | Vysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.html | cze |
dc.subject | SystemVerilog | cze |
dc.subject | Verilog | cze |
dc.subject | Universal Verification Methodology | cze |
dc.subject | UVM | cze |
dc.subject | Register Abstraction Layer | cze |
dc.subject | RAL | cze |
dc.subject | Registrová vrstva | cze |
dc.subject | Verifikace | cze |
dc.subject | Simulace | cze |
dc.subject | Registrový model | cze |
dc.subject | Registr | cze |
dc.subject | Paměť | cze |
dc.subject | RAM | cze |
dc.subject | ROM | cze |
dc.subject | Pokrytí | cze |
dc.subject | Kontrola pokrytí | cze |
dc.subject | Vestavěné sekvence | cze |
dc.subject | SystemVerilog | eng |
dc.subject | Verilog | eng |
dc.subject | Universal Verification Methodology | eng |
dc.subject | UVM | eng |
dc.subject | Register Abstraction Layer | eng |
dc.subject | RAL | eng |
dc.subject | Verification | eng |
dc.subject | Simulation | eng |
dc.subject | Register model | eng |
dc.subject | Register | eng |
dc.subject | Memory | eng |
dc.subject | RAM | eng |
dc.subject | ROM | eng |
dc.subject | Coverage | eng |
dc.subject | Coverage collection | eng |
dc.subject | Built-in sequences | eng |
dc.title | Metody automatické verifikace v registrovém modelu jazyka SystemVerilog | cze |
dc.title | Automatic verification methods in the SystemVerilog register access layer | eng |
dc.type | diplomová práce | cze |
dc.type | master thesis | eng |
dc.contributor.referee | Borecký Jaroslav | |
theses.degree.discipline | Návrh a programování vestavných systémů | cze |
theses.degree.grantor | katedra číslicového návrhu | cze |
theses.degree.programme | Informatika | cze |