Metody automatické verifikace v registrovém modelu jazyka SystemVerilog

Abstract

Tato práce se zabývá metodologií pro verifikaci digitálních integrovaných obvodů (Universal Verification Methodology - UVM), zejména její registrovou vrstvou (Register Abstraction Layer - RAL). V dané práci je popsán proces implementace prostředí pro testování registrů a pamětí s využitím komponent a metod UVM RAL. Dále je zde detailně popsáno, jak uživatel může nastavit automatickou kontrolu pokrytí a jak se dá spustit vestavěné UVM RAL sekvence pro verifikaci funkcionality testovaných registrů a pamětí.

The purpose of this thesis is to study the Universal Verification Methodology (UVM) for digital circuit verification and its Register Abstraction Layer (RAL) in particular. This thesis describes the process of testbench implementation for registers and memories using UVM RAL. Next, it is explained how the user can set up automatic coverage collection and how the user can execute built-in UVM RAL sequences for checking functionality of registers and memories.