Metody automatické verifikace v registrovém modelu jazyka SystemVerilog
Automatic verification methods in the SystemVerilog register access layer
Type of document
diplomová prácemaster thesis
Author
Timur Ganeev
Supervisor
Kohlík Martin
Opponent
Borecký Jaroslav
Field of study
Návrh a programování vestavných systémůStudy program
InformatikaInstitutions assigning rank
katedra číslicového návrhuRights
A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.htmlVysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.html
Metadata
Show full item recordAbstract
Tato práce se zabývá metodologií pro verifikaci digitálních integrovaných obvodů (Universal Verification Methodology - UVM), zejména její registrovou vrstvou (Register Abstraction Layer - RAL). V dané práci je popsán proces implementace prostředí pro testování registrů a pamětí s využitím komponent a metod UVM RAL. Dále je zde detailně popsáno, jak uživatel může nastavit automatickou kontrolu pokrytí a jak se dá spustit vestavěné UVM RAL sekvence pro verifikaci funkcionality testovaných registrů a pamětí. The purpose of this thesis is to study the Universal Verification Methodology (UVM) for digital circuit verification and its Register Abstraction Layer (RAL) in particular. This thesis describes the process of testbench implementation for registers and memories using UVM RAL. Next, it is explained how the user can set up automatic coverage collection and how the user can execute built-in UVM RAL sequences for checking functionality of registers and memories.
Collections
Related items
Showing items related by title, author, creator and subject.
-
Simulace procesorů v jazyce SystemVerilog
Author: Vojtěch Jílek; Supervisor: Kohlík Martin; Opponent: Kašpar Jiří
(České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2022-06-02)Tato práce se zabývá návrhem simulačních prostředí pro simulaci procesorů v jazyce SystemVerilog. K simulaci procesorů je využita knihovna UVM, její registrový model a vývojové prostředí QuestaSim. V této práci je navrženo ... -
Návrh verifikačního prostředí pro inteligentní sensor
Author: Háleček Ivo; Supervisor: Šťastný Jakub; Opponent: Douša Jiří
(České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2015-06-08)Práce je zaměřena na návrh a implementaci verifikačního prostředí pro inteligentní senzor. Inteligentní senzor, podle obecně uznávaných průmyslových definic, spojuje měřící prvek, analogově číslicový převodník a sběrnici ... -
Simulátor 32-bitového procesoru podporující instrukční sadu MIPS
Author: Petr Nešpůrek; Supervisor: Štepanovský Michal; Opponent: Buk Zdeněk
(České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2019-06-19)Hlavním cílem této práce je implementovat simulátor procesoru, který podporuje instrukční sadu MIPS32. Implementaci vyřeším jako dva programy - jádro simulátoru napsané v jazyce Verilog a obalující grafická aplikace v ...