Hardwarově akcelerované rizikové plánování ve scénářích městské vzdušné mobility

Abstract

Algoritmus Risk-based RRT* umožňuje plánovat trajektorie bezpilotních letounů tak, aby byly minimalizovány škody způsobené případnou havarí. Možnost reálného nasazení a tím i zvýšení bezpečnosti leteckého provozu však omezuje relativně značná výpočetní náročnost tohoto algoritmu. Proto jsme se v této práci zaměřili na možnosti hardwarové akcelerace pomocí technologie Field-programmable Gate Array (FPGA). Nejprve jsme teoreticky analyzovali výpočetní náročnost jednotlivých částí původního algoritmu. Závěry této analýzy jsme ověřili měřením, nejprve na již existující implementaci v jazyce Julia, později i na vyvinuté implementaci v jazyce C++ přímo na vývojové FPGA desce DE10-Nano. Na základě naměřených hodnot jsme jako nejnáročnější operaci vyhodnotili výpočet míry rizika daného plánovacího segmentu. Pro urychlení tohoto výpočtu jsme navrhli a otestovali FPGA komponentu maticového násobení po prvcích. Nakonec jsme na základě vlastností komponenty navrhli systémovou architekturu obvodu pro zrychlení kompletního plánovacího algoritmu Risk-based RRT*.

The Risk-based RRT* algorithm is used for the trajectory planning for aerial vehicles to minimize the damage caused by a potential crash. However, a major limitation of this algorithm is its computational complexity. In this thesis, we focus on hardware acceleration of the algorithm using the Field-programmable Gate Array (FPGA). First, we theoretically analyze the computational complexity of the different parts of the algorithm. We verify the conclusions of the analysis by benchmarking the existing Julia and developed C++ implementations of the algorithm and identify the crash risk calculation as the main performance bottleneck of the existing, purely CPU-based, implementation of the algorithm. Next, we design and benchmark a custom developed FPGA component for hardware acceleration of the crash risk calculation that is integrated within the System on a Programmable Chip (SoPC) design of the developed architecture. Based on the properties of the developed component and its benchmarking results, we propose an SoPC FPGA architecture for acceleration of the Risk-based RRT* algorithm.