Zpracování dat z laserového skeneru pomocí FPGA

Abstract

Tato práce se zabývá zpracováním dat z 3D laserového skeneru pomocí programovatelného hradlového pole (FPGA). Práce předkládá kompletní návrh pipeline pro zpracování surových dat z 3D laserového skeneru až do podoby point cloudu a využití dat v odhadu odometrie robota, efektivně využívající hradlovou (FPGA) i procesorovou (CPU) část vývojové desky DE10-Nano. Pro zrychlení vývoje jsme využili nástroje High Level Synthesis, umožnující napsat jádro algoritmu v jazyce C++ a přeložit ho do HDL. Jádrem práce je implementace metody odhadu odometrie založená na použití surových hloubkových obrazových dat z LiDARu za účelem nalezení nejvhodnějšího rešení pro architekturu FPGA a také ukázání slibného směru v této oblasti. Navrhovaná architektura je modulární a není tak limitována na specifický výběr algoritmu nebo senzoru. V závěru práce demonstrujeme funkčnost námi navrhované architektury a ukazujeme, že navzdory využití relativně levného FPGA dokáže soupeřit i s modernímy CPU.

In this thesis, we propose a general purpose sensor data processing pipeline, implemented as a SoPC utilizing both the FPGA and the CPU part of the DE10-Nano Development Board. The proposed pipeline processes LiDAR data and outputs a 3D point cloud and an odometry estimate. To accelerate the development we used the High Level Synthesis toolchain allowing us to write core algorithm in C++ and translate it into HDL. In this work, we study all the necessary steps of the LiDAR point cloud processing pipeline and we explore an unconventional way of approaching the odometry estimation by using the raw depth image data from the LiDAR, in order to find a best fit solution for the FPGA architecture and also to show a promising direction to the field. We also discuss the steps necessary to gain the biggest advantage from the use of the FPGA over the traditionally used CPU(s). We also show that the pipeline design is modular and thus isn't limited to any specific choice of algorithm(s) or sensor(s). In the last section, we show that the pipeline is functional and that even when using relatively cheap FPGA, the results are competitive with modern CPU(s).