Pokročilé metody simulace v jazyce SystemVerilog
Advanced simulation methods in SystemVerilog
Type of document
diplomová prácemaster thesis
Author
Miroslav Kallus
Supervisor
Kohlík Martin
Opponent
Borecký Jaroslav
Field of study
Návrh a programování vestavných systémůStudy program
Informatika 2010Institutions assigning rank
katedra číslicového návrhuRights
A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.htmlVysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.html
Metadata
Show full item recordAbstract
Tato práce se zabývá prací s nástroji pro simulaci číslicových obvodů. V první části se práce zabývá seznámením se s konstrukcemi jazyka SystemVerilog a knihovny UVM. Dále práce otestuje nástroje pro vytváření testbenchů, jako jsou textové editory a IDE, a simulátory. Nakonec vznikne pomocný text k používání SystemVerilogu a knihovny UVM včetně ukázkových zdrojových kódů a zároveň vzniknou vzorové úlohy pro předmět Simulace číslicových obvodů. This thesis deals with digital circuit simulation tools. In research part I am going to learn basic constructs of SystemVerilog language and UVM library. Then, I am going to test testbench design tools, like text editors and IDEs, and simulation tools. In the end, I'll create helpful text for using SystemVerilog and the UVM library including examples of source code. There will also be model projects for the Digital Circuit Simulation course.