Návrh a verifikace integrovaného obvodu pro testování pamětí typu SRAM

Abstract

V této práci je rozebrán návrh testovacího čipu pamětí typu SRAM. Nejdříve jsou paměti rozdělené dle jejich vlastností, poté jsou analyzovány paměti SRAM a je vysvětlen RTL návrh testovacího čipu, který byl napsán v jazyce VHDL. Návrh je rozdělen dle jednotlivých funkčních bloků, ve kterých je vysvětlena jejich funkce a co bylo nejnáročnější na implementaci. Poté je vysvětlen průběh syntézy a také statické časové analýzy. V poslední kapitole je řešena verifikace RTL designu a také post-layout netlistu. V závěru jsou vysvětleny vektorové testy a jejich funkce u tohoto testovacího čipu.

The main topic of this thesis is the design of the test chip of SRAM memories. At first the memories are divided by their properties, then the SRAM memories are analyzed. In the second chapter there is an overview of the RTL design of the test chip which was written in the VHDL language. The overview is divided by each of the functional blocks where it's told about their functioning and the most challenging parts when being designed. Then the synthesis and static time analysis is described. In the last chapter there is described the verification, both RTL and post-layout verification. There is also explained the vector (pattern) tests and for what they are used in this test chip.