Test Compression Based on the Illinois-Scan Architecture
Test Compression Based on the Illinois-Scan Architecture
Typ dokumentu
bakalářská prácebachelor thesis
Autor
Daniel Králík
Vedoucí práce
Fišer Petr
Oponent práce
Borecký Jaroslav
Studijní obor
Teoretická informatikaStudijní program
InformatikaInstituce přidělující hodnost
katedra teoretické informatikyPráva
A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.htmlVysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.html
Metadata
Zobrazit celý záznamAbstrakt
Bakalářská práce se zabývá návrhem a implementaci algoritmu pro kopresi testu založeném na Illinois-Scan dekompresni architektuře použivané pro tes-továni digitálnich obvodů. Jedná se o metodu testováni sekvenčich obvodů, která za účelem snadné testovatelnosti převede sekvenčni obvody do spojené kombinačni logiky a klopných obvodů (DFFs), které jsou následně přerozděleny do vybraných scan-chainů. Testovaci vektory jsou pak vedené paralelně několika scan-chainy, což může způsobit neúplné pokryti všech poruch. Proto je pro nás užitečné hledat takové configurace scan-chainů, které maximalizuji pokryti po-ruch a minimalizuji délku testu. K tomuto účelu máme k dispozici nástroj na generováni testu (ATPG) - nakonec jsem použil ATPG Atalanta. Výsledky práce jsou zhodnoceny v závěru. The Bachelor thesis aims to design and implement a test compression algorithm based on the Illinois-Scan decompression architecture used for digital circuits. This is a method for a sequential logic testing, which converts sequential circuits in the connected combinational logic and flip-flops (DFFs), which are reordered in the chosen scan-chains. The test vectors are delivered to multiple scan-chains in parallel, which may cause the fault coverage loss. Therefore is very useful to find the configuration of the scan-chains, which maximizes the faults coverage and minimizes the test length. For this purpose, we use available test generation tools (ATPGs) - finally, I used ATPG Atalanta. The outcomes of the research are evaluated in the conclusion.
Kolekce
- Bakalářské práce - 18101 [349]