Zobrazit minimální záznam

Side channel attack on AES Implementation in Altera FPGA



dc.contributor.advisorNovotný Martin
dc.contributor.authorŘíha Jan
dc.date.accessioned2017-06-07T16:01:08Z
dc.date.available2017-06-07T16:01:08Z
dc.date.issued2017-05-11
dc.identifierKOS-587865271805
dc.identifier.urihttp://hdl.handle.net/10467/69663
dc.description.abstractCílem práce je prozkoumat odolnost spolehlivostních variant šifry AES implementovaných na programovatelném hradlovém poli (FPGA) firmy Altera vuci vybraným útokum postranními kanály, konkrétne vuci útokum rozdílovou odberovou analýzou (DPA). V rámci práce byl proveden útok rozdílovou odberovou analýzou na nezabezpecenou implementaci šifry AES na FPGA. Následne byl proveden útok na varianty upravené pro zvýšení odolnosti proti poruše. Výsledky útoku byly porovnány se základní implementací šifry. Z porovnání vyplývá, že použití informacní redundance na úrovni operace SubBytes a použití prostorové a casové redundance na úrovni algoritmu i rundy k zabezpecení algoritmu AES proti chybám neovlivnuje pocet prubehu spotreby nutných k získání všech bytu klíce a tudíž ani odolnost proti útoku pomocí rozdílové odberové analýzy.cze
dc.description.abstractAim of this work is to compare influence of Fault-Tolerance techniques on differential power-analysis (DPA) resistance of AES cipher implemented in Altera FPGA. After attacking simple variant, I attacked fault-tolerant variants of the cipher and compared results with the simple variant. From the comparison follows that the use of informational redundancy at SubBytes operation, spatial and time redundancy at both round and algorithm level had minimal influence on resistance against DPA, as the number of power traces necessary to obtain the key had not changed significantly.eng
dc.language.isoCZE
dc.publisherČeské vysoké učení technické v Praze. Vypočetní a informační centrum.cze
dc.publisherCzech Technical University in Prague. Computing and Information Centre.eng
dc.rightsA university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.htmleng
dc.rightsVysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.htmlcze
dc.subjectrozdílová odberová analýza, DPA, CPA, AES, Rijndael, FPGA,odolnost vuci poruchám, prostorová redundance, casová redundance, informacníredundance, Altera, odolnost vuci útokumcze
dc.subjectdifferential power analysis, DPA, CPA, AES, Rijndael, FPGA,fault-tolerance, spacial redundancy, time redundancy, information redundancy,Altera, attack-resistanceeng
dc.titleÚtok postranními kanály na implementaci algoritmu AES na platformě Alteracze
dc.titleSide channel attack on AES Implementation in Altera FPGAeng
dc.typebakalářská prácecze
dc.typebachelor thesiseng
dc.date.accepted
dc.contributor.refereeMiškovský Vojtěch
theses.degree.disciplinePočítačové inženýrstvícze
theses.degree.grantorkatedra číslicového návrhucze
theses.degree.programmeInformatikacze


Soubory tohoto záznamu




Tento záznam se objevuje v následujících kolekcích

Zobrazit minimální záznam