Útok postranními kanály na implementaci algoritmu AES na platformě Altera

Říha Jan

Side channel attack on AES Implementation in Altera FPGA

Type of document

bakalářská práce
bachelor thesis

Author

Říha Jan

Supervisor

Novotný Martin

Opponent

Miškovský Vojtěch

Field of study

Počítačové inženýrství

Study program

Informatika

Institutions assigning rank

katedra číslicového návrhu

Rights

A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.html
Vysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.html

Metadata

Show full item record

Abstract

Cílem práce je prozkoumat odolnost spolehlivostních variant šifry AES implementovaných na programovatelném hradlovém poli (FPGA) firmy Altera vuci vybraným útokum postranními kanály, konkrétne vuci útokum rozdílovou odberovou analýzou (DPA). V rámci práce byl proveden útok rozdílovou odberovou analýzou na nezabezpecenou implementaci šifry AES na FPGA. Následne byl proveden útok na varianty upravené pro zvýšení odolnosti proti poruše. Výsledky útoku byly porovnány se základní implementací šifry. Z porovnání vyplývá, že použití informacní redundance na úrovni operace SubBytes a použití prostorové a casové redundance na úrovni algoritmu i rundy k zabezpecení algoritmu AES proti chybám neovlivnuje pocet prubehu spotreby nutných k získání všech bytu klíce a tudíž ani odolnost proti útoku pomocí rozdílové odberové analýzy.

Aim of this work is to compare influence of Fault-Tolerance techniques on differential power-analysis (DPA) resistance of AES cipher implemented in Altera FPGA. After attacking simple variant, I attacked fault-tolerant variants of the cipher and compared results with the simple variant. From the comparison follows that the use of informational redundancy at SubBytes operation, spatial and time redundancy at both round and algorithm level had minimal influence on resistance against DPA, as the number of power traces necessary to obtain the key had not changed significantly.