Návrh koncového stupně pro řízení sestupné hrany I2C

Abstract

Tato diplomová práce řeší problém řízení sestupné hrany pro velký rozsah napájecího napětí a kapacitní zátěže. Téma je návrh CMOS koncového členu sběrnice I2C s řízením sestupné hrany v 180 nm technologii. Cíl textu je shromáždit používané techniky, porovnat obvody pro řízení sestupné hrany a následně navrhnout vlastní topologii a rozmístění. Obvody na principu řízení proudu jsou implementovány a vzájemně porovnány. Zpětná vazba a techniky využívající snímání napětí a kapacity sběrnice jsou popsány. Dostupné řešení spotřebou, plochou nebo rozsahem napájecího napětí však neodpovídají představě pro použití jako univerzální koncového členu pro sběrnici I2C. Navržený buffer jde jiným směrem a využívá zpožďovací členy spolu s několika vybíjecími cestami. Statická spotřeba prezentovaného řešení je více než 5,3 krát menší, než u běžně používaného obvodu. Tento buffer je vhodný pro realizaci v přenosných zařízeních komunikujících po sběrnici I2C v High-speed módu. Tato práce ukazuje alternativu v přístupu k řešení koncového členu pro I2C sběrnice pracujícího v High-speed módu.

This master thesis deals with the problem of controlling the slope for large range of capacitive load and voltage. The central topic of the thesis is a design of CMOS Slope-controlled output stage of I2C bus in 180 technology. The text aims at collecting the technique in use, comparing the circuits for slope control and subsequently suggests an own topology and a layout. Circuits that handle current control are implemented and compared reciprocally. The feedback as well as technologies utilizing sensing of the voltage and capacitance are described. Available solutions that would be in compliance with the concept that would be suitable for use as a universal output stage for I2C bus fail in consumption, surface or range of supply voltage. The buffer proposed is heading another direction and uses delay elements with several sinking paths. Static power consumption of proposed solution is more than 5.3 times smaller than it would be if compared to a commonly used circuit. The buffer is suitable for use in portable devices that use I2C bus in a high-speed mode. What the thesis presents is an alternative approach to solving the output stage of I2C buffer in a high speed mode.