Návrh a klasifikace generování párových struktur topologie IO

Abstract

V jednotlivých krocích výroby integrovaných obvodů vznikají systematické neshody v parameterech aktivních i pasivních mikroelekronických součástek. Tyto systematické neshody lze snížit vhodným rozmístěním součástek u kterých je požadována shoda v parameterech do symetrických topologií, čímž dochází k eliminaci systematické neshody v určitém parametru, nebo u aktivních součástek i ve více parameterech. V této práci je navržena nová metoda která je schopna porovnat předem navržené topologie a vybrat tu s nejmenší odchylkou v parametru mezi dvěmi a dokonce i více součástkami. Metoda je založena na matematickém modelu gradientu parametru až do pátého řádu a je vhodná pro aktivní i pasivní součástky. Směr působení gradientu na parametr je počítán v osmi ortogonálních směrech kvůli neznámé orientaci topologie na křemíkové desce. Směr kde metoda vyhodnotí nejhorší nesoulad v parametru je potom použit jako representativní výsledek. Testované topologie mohou obsahovat velký počet součátek včetně dummy součástek. Pokud je v určité topologie použit počet součástek větší jak tři, je možné nastavit váhu testované součátky k referenční součástce a sjednotit všechny vysledky do pouhých pěti čísel. Tím se velmi zjednodušší orientace ve výsledcích a výběr vhodné topologie. Tato metoda je inovativní a umožnuje zkrátit čas při výběru topologií, zvýšit výtěžnost a efektivitu při návrhu mikroelektronických struktur.

The systematic mismatch arising during the manufacturing process for integrated circuits can be effectively reduced by a proper layout technique. The new method for matched structures classification introduced in this work is able to compare different layout patterns, resulting in increasing efficacy during the design process. The most robust pattern suppressing systematic mismatch can be detected. Active or passive microelectronic device matched structures are classified by estimating parameter gradient function up to the fifth order. Due to unknown position of a device pattern on a wafer, matched structures are evaluated in eight different directions. The worst case of matching is used as representative result. An input layout pattern can contain an arbitrary amount of subdevices including dummy devices. The result is then summed up into one evaluation vector which improves orientation in results and facilitates the right pattern decision. This innovative method helps to save time and increase yield and effectivity of design process.