Browsing Diplomové práce - 18103 by Subject "simulation"

Now showing items 1-2 of 2

    • Pokročilé metody simulace v jazyce SystemVerilog 

      Author: Miroslav Kallus; Supervisor: Kohlík Martin; Opponent: Borecký Jaroslav
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2021-06-04)
      Tato práce se zabývá prací s nástroji pro simulaci číslicových obvodů. V první části se práce zabývá seznámením se s konstrukcemi jazyka SystemVerilog a knihovny UVM. Dále práce otestuje nástroje pro vytváření testbenchů, ...

    • Simulace procesorů v jazyce SystemVerilog 

      Author: Vojtěch Jílek; Supervisor: Kohlík Martin; Opponent: Kašpar Jiří
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2022-06-02)
      Tato práce se zabývá návrhem simulačních prostředí pro simulaci procesorů v jazyce SystemVerilog. K simulaci procesorů je využita knihovna UVM, její registrový model a vývojové prostředí QuestaSim. V této práci je navrženo ...