Asynchronní aritmeticko-logická jednotka

Abstract

Tato diplomová práce se zabývá porovnáním synchronního a asynchronního přístupu při návrhu jednoduché aritmeticko-logické jednotky (ALU) v jazyce VHDL. V první řadě je provedena rešerše v oblasti návrhu asynchronních obvodů, která představuje jejich potenciální výhody a možnosti implementace. Následně je navržena synchronní 8bitová ALU, která dále slouží jako předloha pro realizaci asynchronní dual-rail varianty založené na technice DIMS. Obě verze obvodu jsou syntetizovány a je popsáno testovací prostředí vytvořené za účelem ověření jejich funkčnosti. Provedena je také řada digitálních a analogových simulací, které demonstrují základní rozdíly mezi synchronní a asynchronní implementací. V závěru práce jsou data získaná při simulacích využita k porovnání obou ALU z hlediska rychlosti, spotřeby, plochy, robustnosti a složitosti jejich návrhu.

This diploma thesis focuses on the comparison of synchronous and asynchronous approaches to the design of a simple arithmetic-logic unit (ALU) in VHDL. Firstly, a review of asynchronous circuit design is conducted, outlining its potential advantages and implementation options. Subsequently, a synchronous 8-bit ALU is designed to serve as a template for the implementation of asynchronous dual-rail variant based on the DIMS technique. Both versions of the circuit are synthesized and the test environment created to verify their functionality is described. a series of digital and analog simulations is also performed, demonstrating the fundamental differences between the synchronous and asynchronous implementations. Finally, the data obtained from the simulations are used to compare the two ALUs in terms of speed, power, area, robustness, and design complexity.