Návrh a realizace DSP procesoru v jazyce VHDL pro využití v ASIC

Abstract

Cílem práce bylo navrhnout a implementovat signálový procesor pro rychlé zpracování vzorků z A/D převodníku vhodný pro aplikace v ASIC. V teoretické části jsou analyzovány existující architektury signálových procesorů z hlediska výpočetního výkonu a hardwarové komplexity. Dále jsou analyzovány možnosti hardwarové implementace výpočetních bloků z hlediska zpoždění, plochy čipu a spotřeby. V praktické části je pak uvedena navržená architektura spolu s hardwarovou implementací jednotlivých bloků a instrukční sadou. Procesor byl implementován v jazyce VHDL a jeho funkce ověřena simulací.

The goal of this thesis was to design and implement a digital signal processor for fast ADC sample processing suitable for ASIC application. In the theoretical part of this thesis, several existing DSP architectures are analyzed and compared based on their computational power and hardware complexity. Hardware implementation of basic computational blocks are analyzed and compared based on their delay, chip area and power consumption as well. In the practical part, an architecture is proposed along with hardware implementation of necessary blocks and instruction set. The processor was implemented in VHDL and its function was verified by simulation