ČVUT DSpace
  • Search DSpace
  • Čeština
  • Login
  • Čeština
  • Čeština
View Item 
  •   ČVUT DSpace
  • Czech Technical University in Prague
  • Faculty of Information Technology
  • Department of Digital Design
  • Master Theses - 18103
  • View Item
  • Czech Technical University in Prague
  • Faculty of Information Technology
  • Department of Digital Design
  • Master Theses - 18103
  • View Item
JavaScript is disabled for your browser. Some features of this site may not work without it.

Multichannel USB time-to-digital interface

Multichannel USB time-to-digital interface

Type of document
diplomová práce
master thesis
Author
Vojtěch Nevřela
Supervisor
Borecký Jaroslav
Opponent
Novotný Martin
Field of study
Návrh a programování vestavných systémů
Study program
Informatika
Institutions assigning rank
katedra číslicového návrhu



Rights
A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.html
Vysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.html
Metadata
Show full item record
Abstract
Předmětem práce je vývoj 4 kanálového time to digital konvertoru připojeného k PC skrze USB 3.0 rozhranı́. Implementace je vyhotovena v SystemVerilogu, otestována za pomoci Xilinx Vivado ILA a nasazena na FPGA SoM který je připojen k vlastnı́mu hardwaru. Výsledné zařı́zenı́ je schopno přijı́mat vzorky s kadencı́ 2.5 MS/s na kanál a ukládat je do souboru na PC.
 
The objective of this thesis is the development of a four channel time to digital converter device connected to a PC via USB 3.0 interface. The implementation was done in SystemVerilog HDL, tested using Xilinx Vivado ILA, and deployed on an FPGA SoM connected to custom hardware. The resulting device is capable of ingesting samples at 2.5 MS/s per channel and storing them in a file on a PC.
 
URI
http://hdl.handle.net/10467/113752
View/Open
PLNY_TEXT (7.199Mb)
POSUDEK (44.59Kb)
POSUDEK (47.57Kb)
PLNY_TEXT (7.481Mb)
Collections
  • Diplomové práce - 18103 [81]

České vysoké učení technické v Praze copyright © 2016 

DSpace software copyright © 2002-2016  Duraspace

Contact Us | Send Feedback
Theme by 
@mire NV
 

 

Useful links

CTU in PragueCentral library of CTUAbout CTU Digital LibraryResourcesStudy and library skillsResearch support

Browse

All of DSpaceCommunities & CollectionsBy Issue DateAuthorsTitlesSubjectsThis CollectionBy Issue DateAuthorsTitlesSubjects

My Account

Login

České vysoké učení technické v Praze copyright © 2016 

DSpace software copyright © 2002-2016  Duraspace

Contact Us | Send Feedback
Theme by 
@mire NV