Show simple item record

Implementation of Instruction Set for RISC-V Processor



dc.contributor.advisorJakovenko Jiří
dc.contributor.authorMartin Laštovka
dc.date.accessioned2022-06-01T22:53:08Z
dc.date.available2022-06-01T22:53:08Z
dc.date.issued2022-06-01
dc.identifierKOS-1089127939505
dc.identifier.urihttp://hdl.handle.net/10467/100975
dc.description.abstractTato bakalářská práce se zabývá optimalizací kritické kombinační cesty v digitalním systému s nízkým příkonem a malou plochou, který obsahuje RISC-V procesor. Kritická cesta existuje v rámci rozhraní instrukční paměti zmíněného procesoru. Práce podává několik návrhů řešení, vybraný mechanismus poté funguje na bázi spekulativního přednačítání instrukcí. První návrh je jednoduché statické větvení. Druhý, pokročilejší návrh byl implementován jako upravený prediktor větvení na bázi jednoúrovňové nebo dvouúrovňové predikce. Druhý návrh byl v různých konfiguracích podroben zátěžovému testu CoreMark za účelem optimalizace parametrů jako je velikost paměti, mechanismus predikce apod. Naše IP bylo v průběhu návrhového procesu verifikováno na RTL úrovni v jednoduchém testovacím prostředí na bázi jazyku System Verilog. Dále byl návrh implementován v Artix-7 xc7a100tcsg324-2 FPGA. Zde proběhla úspěšně logická syntéza a statická časová analýza. Na závěr byl návrh simulován na hradlové úrovni.cze
dc.description.abstractThis bachelor thesis is dedicated towards optimization of a critical combinational path in a low power and low die area digital system that contains a RISC-V processor. The critical path is located in the instruction memory interface of the mentioned processor. This thesis proposes several solution architectures; the chosen mechanism then works on the principle of speculative instruction prefetching. The first design is a simple static branching predictor. The second, more refined design is a modified branch predictor with either one-level or two-level prediction. The second design was in different configurations tested with the CoreMark benchmark so that we could optimize the design parameters such as memory size, prediction mechanism, etc. Our IP was verified throughout the design process on the RTL level in a simple System Verilog testbench. Next, the design was implemented in the Artix-7 xc7a100tcsg324-2 FPGA. Here, we successfully ran logic synthesis and static timing analysis. Lastly, we simulated the design at the gate-level.eng
dc.publisherČeské vysoké učení technické v Praze. Vypočetní a informační centrum.cze
dc.publisherCzech Technical University in Prague. Computing and Information Centre.eng
dc.rightsA university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.htmleng
dc.rightsVysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.htmlcze
dc.subjectRISC-Vcze
dc.subjectRI5CYcze
dc.subjectVDHLcze
dc.subjectFPGAcze
dc.subjectpredikce větvenícze
dc.subjecthardwarová mezipaměťcze
dc.subjectpřednačtení instrukcícze
dc.subjectCoreMarkcze
dc.subjectvestavěný systémcze
dc.subjectRISC-Veng
dc.subjectRI5CYeng
dc.subjectVDHLeng
dc.subjectFPGAeng
dc.subjectbranch predictioneng
dc.subjecthardware cacheeng
dc.subjectinstruction prefetchingeng
dc.subjectCoreMarkeng
dc.subjectembedded systemeng
dc.titleImplementace instrukční sady pro RISC-V procesorcze
dc.titleImplementation of Instruction Set for RISC-V Processoreng
dc.typebakalářská prácecze
dc.typebachelor thesiseng
dc.contributor.refereeHájek Radek
theses.degree.grantorkatedra radioelektronikycze
theses.degree.programmeOtevřené elektronické systémycze


Files in this item





This item appears in the following Collection(s)

Show simple item record