Vliv nastavení syntézních parametrů na odolnost proti útokům postranními kanály

Abstract

Aby byl návrh kryptografického obvodu použitelný, musí být hlavně bezpečný. Útoky postranními kanály jsou čím dál jednodušeji proveditelné a návrháři obvodů musí věnovat velkou část svého času implementaci obran proti těmto útokům. V některých případech ale může jejich práce přijít vniveč kvůli automatickým optimalizacím. Tato práce se zabývá vlivem nastavení syntézních parametrů na odolnost FPGA obvodů vůči útokům postranními kanály. Zaměřuje se na implementaci AES s několika obranami proti útokům a sledování, jaký mají změny vybraných parametrů vliv na bezpečnost obvodu. Nežádoucí úniky informací jsou vyhodnoceny pomocí Welchova t-testu.

Every cryptographic design has to be secure to fulfil its function properly. As side-channel attacks are becoming easier and easier to perform, designers of secure circuits must pay attention to implementing various countermeasures against these attacks. However, in some cases, their hard work can be thwarted if automatic optimizations invalidate the defences. This thesis explores the effect of synthesis parameters settings on the vulnerability of the cryptographic designs implemented in FPGAs to side-channel attacks. It focuses on the implementation of AES with multiple countermeasures against attacks and evaluates the effect of parameters settings on security using Test Vector Leakage Assessment based on Welch's t-test.