ČVUT DSpace
  • Search DSpace
  • Čeština
  • Login
  • Čeština
  • Čeština
View Item 
  •   ČVUT DSpace
  • Czech Technical University in Prague
  • Faculty of Information Technology
  • Department of Digital Design
  • Master Theses - 18103
  • View Item
  • Czech Technical University in Prague
  • Faculty of Information Technology
  • Department of Digital Design
  • Master Theses - 18103
  • View Item
JavaScript is disabled for your browser. Some features of this site may not work without it.

Hardwarové zrcadlo paketů

Hardware packet mirror

Type of document
diplomová práce
master thesis
Author
Karel Hynek
Supervisor
Ubik Sven
Opponent
Bartík Matěj
Field of study
Návrh a programování vestavných systémů
Study program
Informatika
Institutions assigning rank
katedra číslicového návrhu



Rights
A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.html
Vysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.html
Metadata
Show full item record
Abstract
Diplomová práce se zabývá návrhem a realizací zrcadla paketů určeného k testování 1Gbps Ethernetových sítí. Zařízení dokáže přeposílat Ethernetové IP pakety až do plné rychlosti rozhraní. Nad datovým tokem je taktéž prováděna analýza variace síťového zpoždění paketů. Cíle bylo dosaženo pomocí specializovaných číslicových jednotek implementovaných v obvodu FPGA. Práce se v prvé řadě zabývá číslicovým návrhem hardwaru, dále řeší návrh a realizaci softwarového vybavení určeného k ovládání vytvořených jednotek a integraci již existujících knihoven. Zrcadlo paketů bylo implementováno a jeho funkčnost byla ověřena na dvou FPGA obvodech od společnosti Xilinx. Zařízení slouží ve sdružení CESNET k testování Ethernetových sítích určených pro přenos videa s nízkou latencí.
 
The thesis presents the design and construction of a packet reflector for 1Gbps Ethernet networks. The device can forward Ethernet IP packets at full speed of the interface. The device is also capable of packet delay variation analysis of incoming packet stream. The thesis concerns the digital design implemented in an FPGA circuit and it also deals with the implementation of software used for controlling designed units. The goal of this thesis has been accomplished by these units. The packet reflector was successfully tested and implemented in two Xilinx FPGA chips. The device is already used in CESNET z.s.p.o. for testing Ethernet networks used for low-latency video transmissions.
 
URI
http://hdl.handle.net/10467/82670
View/Open
PLNY_TEXT (10.48Mb)
POSUDEK (137.0Kb)
POSUDEK (137.2Kb)
Collections
  • Diplomové práce - 18103 [62]

České vysoké učení technické v Praze copyright © 2016 

DSpace software copyright © 2002-2016  Duraspace

Contact Us | Send Feedback
Theme by 
@mire NV
 

 

Useful links

CTU in PragueCentral library of CTUAbout CTU Digital LibraryResourcesStudy and library skillsResearch support

Browse

All of DSpaceCommunities & CollectionsBy Issue DateAuthorsTitlesSubjectsThis CollectionBy Issue DateAuthorsTitlesSubjects

My Account

Login

České vysoké učení technické v Praze copyright © 2016 

DSpace software copyright © 2002-2016  Duraspace

Contact Us | Send Feedback
Theme by 
@mire NV