Implementace kompresního algoritmu LZ4 s vysokou propustností v FPGA
High throughput FPGA implementation of LZ4 algorithm
Typ dokumentu
diplomová prácemaster thesis
Autor
Tomáš Beneš
Vedoucí práce
Bartík Matěj
Oponent práce
Borecký Jaroslav
Studijní obor
Návrh a programování vestavných systémůStudijní program
InformatikaInstituce přidělující hodnost
katedra číslicového návrhuPráva
A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.htmlVysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.html
Metadata
Zobrazit celý záznamAbstrakt
Diplomová práce se zabývá návrhem a implementací kompresní a dekompresní architektury číslicových jednotek určených pro FPGA obvody. Návrh klade důraz na využití v systémech s vysokou propustností a nízkou latencí. Práce obsahuje důkladnou analýzu kompresních algoritmů rodiny LZ77 a LZ78 pro dosáhnutí optimalizované implementace algoritmu LZ4 pro hardwarovou architekturu. Dále práce popisuje návrh kompresní jednotky v jazyce VHDL. Poslední část práce se věnuje simulaci, testování a experimentálnímu vyhodnocení navrhnuté jednotky. Navhrnutá architektura byla úspěšně implementována, simulována a otestována pomocí Ethernetového rozhraní na FPGA platformě od firmy Xilinx This master thesis presents a design and an implementation of hardware compression and decompression units designated for use in FPGAs. The design focuses on high-throughput and low latency systems. The thesis contains a thorough analysis of LZ77 and LZ78 families of compression algorithms for implementation of optimized LZ4 algorithm for hardware architecture. Then it describes the design process of the compression unit written in VHDL. Lastly, it concerns with simulation, testing, and experimental evaluation of the designed architecture. The architecture has been successfully implemented, simulated and tested using Ethernet interface on the Xilinx FPGA platform.