Implementace Petriho sítě v hradlovém poli

Abstract

Tato práce se zabývá metodikou převodu popisu Petriho sítí z jazyka PNML do syntetizovatelného zápisu pro programovatelná hradlová pole v jazyce VHDL. V úvodní části představí samotný koncept Petriho sítí, varianty a praktické využítí. Další část bude věnována nástrojům pro modelování Petriho sítí a jejich výhodám a nevýhodám. Následně bude vysvětlen popis v normalizovaném jazyce PNML, a poté také, jak lze sítě realizovat v programovatelných hradlových polích. Samotný převod mezi oběma formáty bude poté proveden pomocí vytvořené aplikace a předveden na zvoleném modelu Petriho sítě. V závěru práce zhodnotí funkčnost a využitelnost tohoto řešení.

Primary focus of this thesis is to find a solution for converting a Petri net description in PNML language into synthesizable code for FPGA devices in VHDL language. The first part introduces a concept of Petri nets themselves, their variations and practical examples. Next part deals with available tools for modeling Petri nets and explains their positives and negatives. Third part presents the PNML standard and shows a possible method of implementing a Petri net in FPGA platform. The conversion itself will be carried out by created application and demostrated on a Petri net model example. At the end the thesis comes with a conclusion of functionality and utilization of this solution.