Implementace superskalární mikroarchitektury ve HDL

Abstract

Tato bakalářská práce se věnuje studiu principů fungování superskalárních mikroarchitektur procesorů a návrhu vlastní mikroarchitektury založené na ISA RISC-V RV32I, konkrétně jejímu popisu v jazyce HDL. Vytvořený procesor je v ideálním případě schopen číst z paměti 2 instrukce najednou a dokončit také 2 instrukce najednou. Zdrojové kódy napsané v jazyce Verilog lze použít jako podklad pro budoucí bakalářské práce nebo využít při výuce.

This bachelor's thesis is devoted to studying the principles of superscalar processor architectures and designing my own architecture based on ISA RISC-V RV32I, describing it in HDL. The designed CPU is ideally able to read from memory 2 instructions at once and finish also 2 instructions at once. The source codes written in Verilog can be used as a basis for future undergraduate theses or used in teaching.