Simulace procesorů v jazyce SystemVerilog

Abstract

Tato práce se zabývá návrhem simulačních prostředí pro simulaci procesorů v jazyce SystemVerilog. K simulaci procesorů je využita knihovna UVM, její registrový model a vývojové prostředí QuestaSim. V této práci je navrženo simulační prostředí pro dva procesory - jednocyklový procesor a zřetězený procesor. Součástí této práce je i stručný text s popisem několika problémů, se kterými se může začínající vývojář setkat při využívání registrového modelu knihovny UVM.

This thesis deals with design of simulation environments for processor simulation in the SystemVerilog language. The UVM library, its register model and the QuestaSim development environment are used to simulate processors. In this work, a simulation environment for two processors is designed - a singlecycle processor and a pipeline processor. Part of this thesis is a brief text with a description of several problems that a novice developer may encounter when using the registry model of the UVM library.