Útok rozdílovou odběrovou analýzou na implementaci algoritmu AES na platformě Xilinx

Abstract

Práce se zabývá možnostmi aplikace metody rozdílové odberové analýzy (DPA) na implementaci algoritmu AES na FPGA Spartan-3E od firmy Xilinx. V rámci práce byly vytvořeny dvě rozdílné hardwarové implementace šifry AES v jazyce VHDL a skript realizující DPA v programu Mathematica. Dále byla vytvořena obálka realizující komunikaci modulu AES s počítačem pomocí sériové linky. Do této obálky bylo následne vloženo osm ruzných variant šifry AES -tři základní a pět zaměřených na odolnost proti poruchám. U jedné základní varianty a všech zabezpečených byl určen minimální počet průběhů spotřeby, který ješte stačí k prolomení klíče. Na základě porovnání těchto výsledku bylo zjištěno, že časová, prostorová a ani informační redundance významně neovlivňuje odolnost implementace proti DPA.

We explored the possibilities of application of Differential Power Analysis (DPA) on the implementation of AES algorithm on the FPGA Spartan-3E by Xilinx. We created two different hardware implementations of the AES cipher in VHDL language, a script implementing the DPA method in the Mathematica software and a wrapper implementing the communication between an AES module and a computer using a serial line. We inserted eight different versions of AES cipher inside the wrapper - five versions with safety measures and three basic versions without any safety measures. We compared the resistance of basic variant with the fault tolerant ones by computing the minimal number of power traces needed for breaking the correct key for each variant. We discovered that the safety measures (hardware redundacy, time redundancy and information redundancy) had minimal influence on the resistance against DPA.