Hardwarový modul pro šifrování dat v reálném čase
Hardware module for real-time data encryption
dc.contributor.advisor | Bartík Matěj | |
dc.contributor.author | Hynek Daniel | |
dc.date.accessioned | 2016-10-17T08:28:30Z | |
dc.date.available | 2016-10-17T08:28:30Z | |
dc.date.issued | 2016-05-16 | |
dc.identifier | KOS-587864581305 | |
dc.identifier.uri | http://hdl.handle.net/10467/65979 | |
dc.description.abstract | Tato bakalářská práce má za cíl představení šifry AES a její implementaci v jazyce VHDL pro obvod typu FPGA. Implementovaný modul nabízí běžné operační módy blokových šifer dle standardu NIST Special Publication 800-38A. Důraz je kladen na vysokou propustnost v operačních módech ECB a CTR. Propustnosti přesahující 30 Gbit/s je dosaženo za pomoci pipeliningu. Výsledný modul byl podrobený testování v post-translate simulaci pro obvod Xilinx Virtex-6. | cze |
dc.description.abstract | This bachelor thesis focuses on the AES and its implementation in VHDL language for FPGA. The implemented module offers usual block cipher modes of operation according to standard NIST Special Publication 800-38A. High speed is priority especialy in modes ECB and CTR. Speed exceeding 30 Gbit/s is achieved by using pipelining. The module was tested in post-translate simulation for Xilinx Virtex-6. | eng |
dc.language.iso | CZE | |
dc.publisher | České vysoké učení technické v Praze. Vypočetní a informační centrum. | cze |
dc.publisher | Czech Technical University in Prague. Computing and Information Centre. | eng |
dc.rights | A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://www.cvut.cz/sites/default/files/content/d1dc93cd-5894-4521-b799-c7e715d3c59e/cs/20160901-metodicky-pokyn-c-12009-o-dodrzovani-etickych-principu-pri-priprave-vysokoskolskych.pdf | eng |
dc.rights | Vysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://www.cvut.cz/sites/default/files/content/d1dc93cd-5894-4521-b799-c7e715d3c59e/cs/20160901-metodicky-pokyn-c-12009-o-dodrzovani-etickych-principu-pri-priprave-vysokoskolskych.pdf | cze |
dc.subject | VHDL, FPGA, AES, realtime, operační módy blokových šifer, pipelining | cze |
dc.subject | VHDL, FPGA, AES, realtime, block cipher modes of operation, pipelining | eng |
dc.title | Hardwarový modul pro šifrování dat v reálném čase | cze |
dc.title | Hardware module for real-time data encryption | eng |
dc.type | bakalářská práce | cze |
dc.type | bachelor thesis | eng |
dc.date.accepted | 2016-06-23 | |
dc.contributor.referee | Novotný Martin | |
theses.degree.discipline | Počítačové inženýrství | cze |
theses.degree.grantor | katedra číslicového návrhu | cze |
theses.degree.programme | Informatika | cze |
Soubory tohoto záznamu
Tento záznam se objevuje v následujících kolekcích
-
Bakalářské práce - 18103 [113]