Implementace AES algoritmu pro FPGA

Abstract

Tato bakalářská práce se zabývá návrhem AES algoritmu pro programovatelné obvody (FPGA). Nejprve je předveden základní návrh, z něhož je následně odvozeno 5 spolehlivostních variant. Ty zajišťují odolnost algoritmu vůči poruchám. Odolnost návrhu je dosažena použitím časové, prostorové a informační redundance. Verze AES algoritmu jsou implementovány v jazyku VHDL. Realizované varianty byly zhodnoceny s ohledem na obsazenou plochu na čipu a dobu šifrování. Výsledkem práce je sada realizovaných a otestovaných variant AES algoritmu, která poslouží k výzkumu v oblasti spolehlivosti a útoků postranními kanály na šifru AES.

This thesis describes the design of the AES algorithm for the field-programmable gate array (FPGA). First the basic design is proposed and then five fault-tolerant variants are derived from the basic design. These variants add fault-resistance to the design. The fault-tolerance of the design is achieved by using the time, area and the information redundancy. All the AES variants are implemented using the VHDL language. Then the comparison was created that compares the variants in the scope of area consumption and time of encryption terms. The output of the thesis is a set of implemented and tested variants of the AES algorithm that can be used for the research of reliability and side channel attacks.