Prohlížení Fakulta elektrotechnická dle předmětu "QtRvSim"

Zobrazují se záznamy 1-3 z 3

    • Grafický simulátor architektury RISC-V - dekodér, zpracování instrukcí a emulace systému 

      Autor: Max Hollmann; Vedoucí práce: Píša Pavel; Oponent práce: Štepanovský Michal
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2021-08-25)
      Instruční sada MIPS se na fakultě elektrotechnické ČVUT k výuce předmětů spojených s architekturou počítačů používá již řadu let. Jedná se o jednoduchou instrukční sadu a na jejím vývoji se podílel jeden z autorů populární ...

    • Návrh a vizualizace prediktoru skoků pro výukový RISC-V simulátor 

      Autor: Jiří Štefan; Vedoucí práce: Píša Pavel; Oponent práce: Kočí Karel
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2024-06-10)
      Cílem této práce je implementovat prediktor skoků a jeho vizualizaci do simulátoru procesoru QtRvSim. Predikce skoků má důležitou roli v návrhu procesoru, protože pomáhá redukovat pozastavení pipeline procesoru předpovídáním ...

    • Zřetězený návrh RISC-V procesoru ve VHDL určený pro výuku a demostraci včetně jeho aplikací na FPGA 

      Autor: Damir Gruncl; Vedoucí práce: Píša Pavel; Oponent práce: Štepanovský Michal
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2024-06-11)
      Architektura RISC-V získává v posledních letech na popularitě a naše kurzy počítačové architektury přešly v roce 2022 na standardní pětistupňový pipeline model RISC-V a náš simulátor QtRvSim. Tento projekt vytváří odpovídající ...