Browsing katedra číslicového návrhu by Subject "Verilog"

Now showing items 1-2 of 2

    • Metody automatické verifikace v registrovém modelu jazyka SystemVerilog 

      Author: Timur Ganeev; Supervisor: Kohlík Martin; Opponent: Borecký Jaroslav
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2024-06-07)
      Tato práce se zabývá metodologií pro verifikaci digitálních integrovaných obvodů (Universal Verification Methodology - UVM), zejména její registrovou vrstvou (Register Abstraction Layer - RAL). V dané práci je popsán proces ...

    • Programovatelný generátor synchronních sekvencí pulzů 

      Author: Vojtěch Nevřela; Supervisor: Borecký Jaroslav; Opponent: Dudka Michal
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2020-06-19)
      Předmětem práce je analýza dostupných technologií a následná implementace programovatelného vícekanálového sekvenceru pulzů za využití hradlového pole. Předmětem praktické části je samotný vývoj řešení v jazyce Verilog a ...