Browsing katedra číslicového návrhu by Subject "VHDL generator"
Now showing items 1-1 of 1
-
Generátor modelu neuronové sítě do VHDL
; Supervisor: Skrbek Miroslav; Opponent: Fišer Petr
(České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2023-06-17)Tato práce se zabývá návrhem a implementací generátoru hardwarového popisu v jazyce VHDL ze softwarového modelu neuronové sítě, popsaného v Keras API. Důraz je také kladen na konfiguraci datových typů parametrů sítě a ...