Browsing katedra měření by Author "Štepanovský Michal"
Now showing items 1-1 of 1
-
Zřetězený návrh RISC-V procesoru ve VHDL určený pro výuku a demostraci včetně jeho aplikací na FPGA
Author: Damir Gruncl; Supervisor: Píša Pavel; Opponent: Štepanovský Michal
(České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2024-06-11)Architektura RISC-V získává v posledních letech na popularitě a naše kurzy počítačové architektury přešly v roce 2022 na standardní pětistupňový pipeline model RISC-V a náš simulátor QtRvSim. Tento projekt vytváří odpovídající ...