Návrh Rx řadiče ve standardu JESD 204B

Diplomová práce se věnuje návrhu linkové vrstvy přijímače dle standardu JESD204B. Seznamuje s historií standardu od své první verze až po současnou revizí C. Hlouběji se věnuje představení teoretických základů revize B, a to z pohledu linkové vrstvy. Dále jsou popsány samotné navržené moduly. Nejprve ten hlavní a pak také ty, z kterých se skládá. Na závěr je rovněž ukázán proces verifikace, nejvíce pak simulace navrženého bloku. Nastíněna je i možnost implementace zařízení v FPGA pro plnohodnotnou verifikaci.

The master thesis deals with the design of the receiving link layer according to the JESD204B standard. It introduces the history of the standard from its first version to the current revision C. It delves deeper into the theoretical foundations of the revision B, from the perspective of the link layer. Further, the designed modules themselves are described. First the main one and then the ones of which it consists. Finally, the verification process is also shown, most notably the simulation of the designed block. The possibility of implementing the device in FPGA for a proper verification is also outlined.

Keywords

Verilog, Xilinx, FPGA, JESD204, JESD204B, Verilog, Xilinx, FPGA, JESD204, JESD204B

Permanent link

http://hdl.handle.net/10467/95476

Rights/License

A university thesis is a work protected by the Copyright Act of the Czech Republic. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one`s own expense. The use of thesis should be in compliance with the Copyright Act.

Vysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem v platném znění.

Collections

Master Theses - 13134

Full item page

JESD 204B Rx Controller Design