Ochrana šifry PRESENT prostřednictvím falešných a vícenásobnýcch rund na FPGA

Abstract

Práce pojednává o zabezpečení blokových šifer před útoky zaměřujícími se na informace o spotřebě během šifrování. Testovaným protiopatřením je technika vícenásobných a falešných rund, jejíž efektivnost nebyla doposud prokazatelně dokázána. Za účelem ověření předchozích výsledků a nalezení případných chyb v návrhu byla vytvořena takto zabezpečená verze šifry PRESENT v jazyce VHDL. Na této verzi byla poté provedena série testů, která odhalila průsak informací během začátku šifrování. Další úpravy obvodu poté vedly k progresivně lepším, avšak stále neuspokojivým výsledkům. Hlavním vylepšením bylo především náhodně opožděné nahrání platných vstupních dat do obvodu. Alternativně bylo také prozkoumáno, jaký vliv bude mít přidání dalších registrů, určených pro uložení výsledků falešných rund. Součástí řešení jsou i užitečné nástroje, které by měly usnadnit budoucí testování vícenásobných a falešných rund.

This thesis focuses on securing block ciphers against side-channel attacks that can deduce the secret key from a device's power consumption. Multiple-and dummy-rounds countermeasure was tested because its effectiveness is yet to be proven. To verify previous results and find possible errors in countermeasure design, I created VHDL implementation of PRESENT cipher secured by dummy rounds. This version underwent a series of tests that revealed a leakage at the beginning of the cryptographic operation. Further improvements led to progressively better but still unsatisfying results. The most prominent feature was the insertion of a random number of dummy clock cycles before the first valid operation. I also examined the influence of added dummy registers used as storage for outputs of dummy rounds. Furthermore, as part of my effort, I developed tools useful for future testing of multiple- and dummy-rounds countermeasure.