Implementace standardu JESD204B na FPGA umožňující připojení vysokorychlostních A/D převodníků se vzorkovací frekvencí vyšší než 250 MSPS

Abstract

Cílem této práce je vytvoření přijímače protokolu JESD204B, který se používá pro vysokorychlostní AČ převodníky (250 milionů vzorků za vteřinu nebo více). Přijímač byl implementován v jazyce VHDL. Byly vytvořeny komponenty pro testování, tzv. testbenche, které byly odsimulovány prostřednictvím programu ghdl a Modelsim. Tyto testy verifikovaly, že komponenty dělají to, co je očekáváno. Dále byla navržena testovací deska se dvěma AČ převodníky. Tato deska je kompatibilní s vývojovou sadou pro FPGA Intel Cyclone 10 GX. Proběhl pokus o otestování vlastní implementace přijímače připojením k této vývojové sadě. Tento pokus nebyl úspěšný a bylo diskutováno, kde by mohla být chyba, případně, jak ji v budoucnu nalézt.

The aim of this thesis is to implement a receiver of the JESD204B protocol that is used for high-speed ADCs (250 MSPS and more). The receiver has been implemented in the language VHDL. Testing components, called testbenches, were made and simulated using ghdl and Modelsim. These testbenches verified that the components behave as expected. A testing board with two ADCs has been designed. This board is compatible with the Intel Cyclone 10 GX FPGA development kit. It was attempted to test the board connecting it to the development kit using the custom design. The attempt was not successful and it was discussed where the problem could be and how to find out for sure.