Zřetězený návrh RISC-V procesoru ve VHDL určený pro výuku a demostraci včetně jeho aplikací na FPGA

Abstract

Architektura RISC-V získává v posledních letech na popularitě a naše kurzy počítačové architektury přešly v roce 2022 na standardní pětistupňový pipeline model RISC-V a náš simulátor QtRvSim. Tento projekt vytváří odpovídající návrh VHDL, který umožňuje hladce přejít ze simulace do návrhu reálného digitálního obvodu. Umožňuje nahrávání signálů během simulace, připojení periferií k jádru procesoru a jeho spuštění na FPGA. Cílem návrhu není optimální pipeline, ale funkční názorná implementace odpovídající výukovému modelu. Ukážeme také, jak lze tento jednoduchý procesor použít v průmyslovém řízení PMSM elektromotoru s dopřednou a inverzní Parkovou a Clarkovou transformací na frekvenci 40 kHz.RISC-V architecture has gained significant momentum in past years, and our Computer Architecture classes switched to the standard 5-stage pipeline RISC-V model and our QtRvSim simulator in the year 2022. This project creates a matching VHDL design to help smoothly transfer from simulation to real digital circuit design. It allows signal recording during the simulation, connecting peripherals to the CPU core, and running it on FPGA hardware. The goal of the design is not an optimally balanced pipeline but a working illustrative implementation matching the educational model. We also demonstrate how this simple processor can be used in industrial-grade control of PMSM electrical motor with 40 kHz Park, Clarke forward and inverse transformations.