Implementace AES algoritmu pro FPGA
FPGA Implementation of the AES Algorithm
Typ dokumentu
bakalářská prácebachelor thesis
Autor
Zimmerhakl Tomáš
Vedoucí práce
Štěpánek Filip
Oponent práce
Novotný Martin
Studijní obor
Počítačové inženýrstvíStudijní program
InformatikaInstituce přidělující hodnost
katedra číslicového návrhuObhájeno
2016-02-09Práva
A university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://www.cvut.cz/sites/default/files/content/d1dc93cd-5894-4521-b799-c7e715d3c59e/cs/20160901-metodicky-pokyn-c-12009-o-dodrzovani-etickych-principu-pri-priprave-vysokoskolskych.pdfVysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://www.cvut.cz/sites/default/files/content/d1dc93cd-5894-4521-b799-c7e715d3c59e/cs/20160901-metodicky-pokyn-c-12009-o-dodrzovani-etickych-principu-pri-priprave-vysokoskolskych.pdf
Metadata
Zobrazit celý záznamAbstrakt
Tato bakalářská práce se zabývá návrhem AES algoritmu pro programovatelné obvody (FPGA). Nejprve je předveden základní návrh, z něhož je následně odvozeno 5 spolehlivostních variant. Ty zajišťují odolnost algoritmu vůči poruchám. Odolnost návrhu je dosažena použitím časové, prostorové a informační redundance. Verze AES algoritmu jsou implementovány v jazyku VHDL. Realizované varianty byly zhodnoceny s ohledem na obsazenou plochu na čipu a dobu šifrování. Výsledkem práce je sada realizovaných a otestovaných variant AES algoritmu, která poslouží k výzkumu v oblasti spolehlivosti a útoků postranními kanály na šifru AES. This thesis describes the design of the AES algorithm for the field-programmable gate array (FPGA). First the basic design is proposed and then five fault-tolerant variants are derived from the basic design. These variants add fault-resistance to the design. The fault-tolerance of the design is achieved by using the time, area and the information redundancy. All the AES variants are implemented using the VHDL language. Then the comparison was created that compares the variants in the scope of area consumption and time of encryption terms. The output of the thesis is a set of implemented and tested variants of the AES algorithm that can be used for the research of reliability and side channel attacks.
Kolekce
- Bakalářské práce - 18103 [113]