Návrh verifikačního prostředí pro inteligentní sensor

Abstract

Práce je zaměřena na návrh a implementaci verifikačního prostředí pro inteligentní senzor. Inteligentní senzor, podle obecně uznávaných průmyslových definic, spojuje měřící prvek, analogově číslicový převodník a sběrnici pro komunikaci.

Práce byla složena ze tří hlavních částí. První část představovala nastudovat literaturu za účelem seznámení se s moderními postupy pro verifikaci. Druhou částí bylo navrhnout a sestavit model inteligentního senzoru, který bude sloužit jako design-under-test pro verifikaci prostředí. Třetí částí bylo implementovat a zverifikovat testbench.

Hlavním výstupem práce je testbench vhodný pro verifikaci inteligentního senzoru, implementovaný pomocí Unified Verification Methodology (UVM) a SystemVerilogu. Testbench byl zverifikován pomocí simulátoru a bylo sledováno pokrytí pro sledování postupu verifikace.

This Master's thesis is focused on smart sensor verification environment implementation. A smart sensor, according to generally accepted industry definitions, combines a sensing element, an analog-to-digital converter (ADC), and a bus interface.

The work of this thesis was divided into three tasks. The first task was to study literature to get to know basics of modern verification approaches. The second task was to design and build a smart sensor model, which would serve as design under test for the testbench verification. The third task was to implement and verify the testbench.

The main output of this thesis is a testbench suitable for smart sensor verification, implemented using Unified Verification Methodology (UVM) and SystemVerilog. The testbench has been verified in simulator and coverage metrics have been collected during simulation to track the progress of verification.