Efektivní generování podpisu Falcon v hardwaru

Abstract

Tato práce představuje hardwarový akcelerátor s nízkou latencí a kompaktními rozměry pro diskrétní gaussovský vzorkovač SamplerZ, který tvoří jádro podpisového algoritmu Falcon. Kvůli složitosti algoritmu existuje jen několik málo hardwarových implementací, jež trpí slabou reprodukovatelností, vysokou latencí a značnou náročností na zdroje. Navržené řešení produkuje dvojici paralelních vzorků požadovaných algoritmem v průměru za 21,2 taktů při frekvenci 150 MHz a na cenově dostupném FPGA Xilinx Zynq UltraScale+ si vystačí s 9102 LUT, 5542 FF, 30 DSP a 1,5 BRAM. Oproti dosud nejlepšímu publikovanému návrhu přináší 7,2-10,6× zrychlení a 1,6/1,9/2,5× úsporu plochy (LUT/FF/DSP), což odpovídá 11,5-26,5× lepšímu součinu plocha-čas. Spotřeba náhodných bitů klesla o 33 % a plánované optimalizace slibují snížení až o 94 %. Díky snadno reprodukovatelnému návrhu se výrazně zlepšuje praktická uplatnitelnost vysoce výkonných akcelerátorů Falconu a poprvé se otevírá možnost detailní hardwarové analýzy postranních kanálů SamplerZ pro širší odbornou komunitu.

This thesis presents a low-latency, compact hardware accelerator for Falcon's discrete Gaussian sampler SamplerZ. Due to the complexity of the algorithm, few hardware implementations exist with limited reproducibility, high latency and resource cost. This design outputs the two parallel samples required by the algorithm in just 21.21 cycles on average at 150 MHz. It consumes 9102 LUTs / 5542 FFs / 30 DSPs / 1.5 BRAMs on a low-cost Zynq UltraScale+ FPGA platform. Compared to the current state-of-the-art design, it delivers a 7.2-10.6× speed-up and 1.6/1.9/2.5× area savings (LUT/FF/DSP), yielding an 11.5-26.5× area-time advantage. Random-bit usage is reduced by 33 %, with a roadmap towards 94 % through future optimizations. The easily reproducible design advances the practicality of high-performance Falcon accelerators and, for the first time, makes hardware side-channel analysis of SamplerZ widely accessible.