Návrh kompletního generátoru ROM

Abstract

Čas, než se produkt dostane na trh, je jedním z rozhodujících faktrorů, které ovlivňují vývojové ceny integrovaných obvodů. Nástroje, které automatizují části průběhu vývoje, zkracují tento čas jejich přeskočením. ROM generator, založen na existujícím spolehlivém návrhu paměti, byl vyvinut v tomto projektu k dosažení tohoto cíle s použitím jazyka SKILL. Zmíněný návrh je asynchroní paměť s 1.8 V napájecím napětím a 12-bitovou vstupní adresou. Počet sloupců těchto pamětí přímo určuje šířku sběrnice výstupních dat. Schopnosti generátoru jsou generace schemat i layout paměti, přeprogramování paměti, automatické dekódovací simulace, automatické simulace přístupového času vycházející z layout generované paměti a vytvoření funkčního modelu pro digitální simulace ve Verilogu. Zmíněné funkce mohou být spuštěny odděleně pomocí grafického uživatelského rozhraní, které bylo integrováno přímo do Cadence Virutoso. Velikosti generovaných pamětí se pohybují od 128 B do 65.536 kB s hodnotami přístupových časů od 4.2 ns do 6.9 ns za normálních podmínek. Simulace spuštěné přes rohy vycházejí s maximálně 78% nárůstem přístupového času od původní hodnoty. Zároveň se layout plocha generovaných pamětí pohybuje od 21397 µm2 do 829776 µm2. Maximální generační čas paměti byl 1 hodina a 31 minut.

Time to market is a crucial factor that can determine the costs of integrated circuit design development. Tools automating parts of the designing process can save on development time by essentially skipping them. In this project, a read-only memory generator, based on an existing memory design, was developed for this purpose with use of the Cadence SKILL language. This design is a 1.8 V asynchronous memory with a 12-bit input address. The number of bit lines directly corresponds to the width of the output data bus. The generator capabilities are memory schematic and layout generation, memory reprogramming, automatic decoding and post-layout access time simulations, and generation of a functional model for decoding simulations in Verilog. These functions can be run separately by using a graphical user interface integrated directly into Cadence Virtuoso menus. Created memories range from 128 B to 65.536 kB with access times from 4.2 ns to 6.9 ns under nominal conditions. Corner runs show an increase of, at most, 78% from the original value. Additionally, the generated memory layout area spans from 21397 µm2 to 829776 µm2. The maximum memory generation time was 1 hour and 31 minutes.