Show simple item record

FlexPRET Real-Time Processor in Heterogenous System



dc.contributor.advisorKošťál Martin
dc.contributor.authorPrasoon Dwivedi
dc.date.accessioned2021-08-25T22:52:43Z
dc.date.available2021-08-25T22:52:43Z
dc.date.issued2021-08-25
dc.identifierKOS-987595752105
dc.identifier.urihttp://hdl.handle.net/10467/96745
dc.description.abstractSystémy se smíšenou kritičností, ve kterých jsou kombinovány úlohy s různou úrovní požadavků na bezpečnost mohou využívat sdílený hardware, aby snížili cenu systému, to však komplikuje návrh systému a jeho verifikaci. Přesně-časované (PRET) automaty se zaměřují na časové chování stejně jako na funkcionalitu, aby dosáhly předvídatelnosti, čímž řeší problémy systémů se smíšenou kritičností. Tato práce se zabývá studiem architektury a syntézou jednoho přesně časovaného automatu, FlexPRET: vícevláknový RISC-V procesor s instrukční granularitou. FlexPRET je navržen v jazyce Chisel pro popis hardwaru, ze kterého lze vygenerovat popis v C++ a verilog. Procesor byl syntetizován pro FPGA a otestován benchmarky na taktově přesném simulátoru.cze
dc.description.abstractMixed-criticality systems, where tasks with different levels of safety criticality are integrated on a single hardware platform to share resources and reduce costs: complicate design and verification. Precision-timed (PRET) machines treat temporal behavior the same way as functionality to achieve good predictability and, this way, attempt to solve mixed-criticality issues. This thesis aims to study the architectural techniques, generation, and synthesis of one such PRET machine, called FlexPRET: a fine-grained multithreaded RISC-V-based processor. FlexPRET was designed using Chisel, a hardware construction language that generates both C++ and Verilog code. We have deployed FlexPRET on an FPGA and also attempted to evaluate benchmarks using the cycle-accurate emulator.eng
dc.publisherČeské vysoké učení technické v Praze. Vypočetní a informační centrum.cze
dc.publisherCzech Technical University in Prague. Computing and Information Centre.eng
dc.rightsA university thesis is a work protected by the Copyright Act. Extracts, copies and transcripts of the thesis are allowed for personal use only and at one?s own expense. The use of thesis should be in compliance with the Copyright Act http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf and the citation ethics http://knihovny.cvut.cz/vychova/vskp.htmleng
dc.rightsVysokoškolská závěrečná práce je dílo chráněné autorským zákonem. Je možné pořizovat z něj na své náklady a pro svoji osobní potřebu výpisy, opisy a rozmnoženiny. Jeho využití musí být v souladu s autorským zákonem http://www.mkcr.cz/assets/autorske-pravo/01-3982006.pdf a citační etikou http://knihovny.cvut.cz/vychova/vskp.htmlcze
dc.subjectsystémy v reálném časecze
dc.subjectFPGA designcze
dc.subjectsoft-core procesorcze
dc.subjectjazyce Chisel pro popis hardwarucze
dc.subjectnačasovánícze
dc.subjectSystémy se smíšenou kritičnostícze
dc.subjectčasové chovánícze
dc.subjectRISC-Vcze
dc.subjectReal-time systemseng
dc.subjectFPGA designeng
dc.subjectChisel HDLeng
dc.subjectsoft-core processoreng
dc.subjectInstruction setseng
dc.subjectTimingeng
dc.subjectProcessor schedulingeng
dc.subjectMixed-criticalityeng
dc.subjectTemporal isolationeng
dc.subjectRISC-Veng
dc.titleFlexPRET real-time procesor v heterogenních systémechcze
dc.titleFlexPRET Real-Time Processor in Heterogenous Systemeng
dc.typebakalářská prácecze
dc.typebachelor thesiseng
dc.contributor.refereeda Costa Eduardo Augusto
theses.degree.grantorkatedra kybernetikycze
theses.degree.programmeElectrical Engineering and Computer Sciencecze


Files in this item




This item appears in the following Collection(s)

Show simple item record