FlexPRET real-time procesor v heterogenních systémech

Abstract

Systémy se smíšenou kritičností, ve kterých jsou kombinovány úlohy s různou úrovní požadavků na bezpečnost mohou využívat sdílený hardware, aby snížili cenu systému, to však komplikuje návrh systému a jeho verifikaci. Přesně-časované (PRET) automaty se zaměřují na časové chování stejně jako na funkcionalitu, aby dosáhly předvídatelnosti, čímž řeší problémy systémů se smíšenou kritičností. Tato práce se zabývá studiem architektury a syntézou jednoho přesně časovaného automatu, FlexPRET: vícevláknový RISC-V procesor s instrukční granularitou. FlexPRET je navržen v jazyce Chisel pro popis hardwaru, ze kterého lze vygenerovat popis v C++ a verilog. Procesor byl syntetizován pro FPGA a otestován benchmarky na taktově přesném simulátoru.

Mixed-criticality systems, where tasks with different levels of safety criticality are integrated on a single hardware platform to share resources and reduce costs: complicate design and verification. Precision-timed (PRET) machines treat temporal behavior the same way as functionality to achieve good predictability and, this way, attempt to solve mixed-criticality issues. This thesis aims to study the architectural techniques, generation, and synthesis of one such PRET machine, called FlexPRET: a fine-grained multithreaded RISC-V-based processor. FlexPRET was designed using Chisel, a hardware construction language that generates both C++ and Verilog code. We have deployed FlexPRET on an FPGA and also attempted to evaluate benchmarks using the cycle-accurate emulator.