Automatizovaná metoda charakterizace modelů elektrostatických ochranných prvků v integrovaných obvodech

Abstract

Elektrostatický výboj (ESD) představuje velmi nebezpečný jev, který dokáže v několika málo okamžicích poškodit analogové i digitální bloky integrovaných systémů. Bez efektivních ochranných prvků by prudce klesla výtěžnost výrobních linek integrovaných obvodů, neboť ESD není jevem spojeným jen s používáním konečného produktu, ale je často se vyskytujícím fenomenem při výrobě, testování, pouzdření a osazování integrovaného obvodu do finálního modulu zařízení. Významnou výhodou při návrhu systému ESD ochran je dostupnost speciálních ESD macro-modelů v používaných knihovnách součástek. Charakterice takovýchto macro-modelů je netriviální, časově náročná operace, vyžadující zkušeného odborníka. Možnost zjednodušení procesu charakterizace je proto velmi žádoucí a je jedním z cílů této práce, která představuje vyvinutou metodu automatizované charakterizace ESD macro-modelů za použití standardního TLP či TLP-podobného měření. Alternativní přístup k charakterizaci ESD macro-modelů zahrnuje měření mnoha separátních charakteristik a vyžadují značné množství času. Další součástí práce je analýza dostupných metod modelování jevů spojených s ESD v CMOS ochranných prvcích. Představuje vhodné macro-modely pro čtyři z nejčastěji používaných ESD ochranných struktur v CMOS výrobních procesech: ESD NMOST a tři varianty tyristorové struktury. Představená metoda byla otestována právě na charakterizaci těchto čtyř macro-modelů. Jako vstupní data pro ESD NMOST byla použita TLP měření provedená na testovacích strukturách vyvinutých speciálně pro tento výzkum ve 130nm CMOS technologii. Poslední významnou součástí práce je stručný úvod do návrhu ESD ochranných struktur v integrovaných obvodech, který by měl čtenáři přiblížit problematiku designu a charakterizace těchto struktur.

Electro-static discharge (ESD) presents serious threat for reliability and lifetime of any integrated circuit and has to be carefully addressed in every design. Without ESD protection circuits, yield of IC production would drop dramatically as the electro-static discharge occurs not only in field applications of ICs but also during their fabrication, testing, packaging, and installment of the final part to a module. To aid ESD designer to achieve optimal level of protection, dedicated macro-models must be introduced to process design kits (PDK). Characterization of such macro-models is time and resource demanding task that is performed by experienced personnel. Simplification of this characterization task is thus desirable and is one of the goals of this thesis. Novel automated simulator-independent ESD model characterization method based on Differential evolution and Nelder-Mead Simplex algorithms is presented. It offers an alternative for time and human-resources demanding manual characterization that is still widely used in industry. Instead of a large quantity of independent measurements of an ESD protection device, single TLP or TLP-like measurements are used to calibrate macro-models of ESD protection devices. As modern TLP measuring systems are often automated, it further alleviates the engineering effort required for the calibration. Additionally, computationally stable macro-models of the four most often used snapback based protection devices in bulk CMOS technologies are presented. Those include ESD NMOST and three variants of silicon-controlled rectifier structure. These macro-models were used to benchmark the proposed calibration method. Custom designed integrated circuit with set of NMOST-based ESD protection structures was fabricated in 130nm bulk CMOS process as part of the presented research. Finally, to help the reader understand the complexity, challenges, and possible compromises in a field of an integrated circuit ESD protection design, basic overview of ESD resilient design practices are included in the work.