Search
Now showing items 1-10 of 13
Hardwarové zrcadlo paketů, Hardware packet mirror
; Supervisor: Ubik Sven; Opponent: Bartík Matěj (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2019-06-07)
Diplomová práce se zabývá návrhem a realizací zrcadla paketů určeného k testování 1Gbps Ethernetových sítí. Zařízení dokáže přeposílat Ethernetové IP pakety až do plné rychlosti rozhraní. Nad datovým tokem je taktéž prováděna ...
Realizace základních matematických funkcí s pomocí hardware, Hardware implementation of essential mathematical functions
; Supervisor: Kubalík Pavel; Opponent: Kohlík Martin (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2019-06-13)
Předmětem práce je efektivní výpočet matematických funkcí (logaritmus, druhá odmocnina, goniometrické funkce) v FPGA s následným využitím ve výuce FIT ČVUT v Praze. V práci jsou vytvořeny modely algoritmů s podrobným ...
FPGA IP jádro pro síťové rozhraní s podporou v Linuxu, FPGA IP core implementing network interface with Linux support
; Supervisor: Beneš Tomáš; Opponent: Hynek Karel (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2021-08-27)
Cílem práce je implementace IP jádra, které zpracovává SFP 10G nebo 1G signál na desce ZC706 do formy paketů. Ty potom filtruje podle cílového portu, určené pakety posílá na AXI Stream rozhraní v FPGA logice. Veškterý zbylý ...
FPGA IP jádro pro síťové rozhraní s podporou v Linuxu, FPGA IP core implementing network interface with Linux support
; Supervisor: Beneš Tomáš; Opponent: Hynek Karel (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2020-06-12)
..............................
Nástroje pro rychlé vytěžování dat při analýze postranních kanálů na FPGA, Fast data-acquisition tools for side-channel analysis in FPGA
; Supervisor: Miškovský Vojtěch; Opponent: Socha Petr (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2020-06-12)
K provedení útoku odběrovou analýzou na kryptografické zařízení je třeba naměřit až miliony průběhů spotřeby tohoto zařízení. Cílem této práce je vytvořit sadu nástrojů, která urychlí a usnadní proces získávání průběhů ...
Návrh spolehlivých systémů v FPGA s použitím bezpečnostních kódů, Design of a dependable system based on error control codes for FPGA
; Supervisor: Kubalík Pavel; Opponent: Fišer Petr (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2021-01-29)
Cílem této práce je analýza poruchového chování obvodů pomocí simulačního softwaru KČN. Pro obvody jsou nalezeny vhodné bezpečnostní kódy, které jsou schopné detekovat, případně opravovat tyto poruchy s co nejmenší redundancí. ...
Vliv nastavení syntézních parametrů na odolnost proti útokům postranními kanály, Influence of Synthesis Parameters on Vulnerability to Side-Channel Attacks
; Supervisor: Novotný Martin; Opponent: Miškovský Vojtěch (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2020-08-26)
Aby byl návrh kryptografického obvodu použitelný, musí být hlavně bezpečný. Útoky postranními kanály jsou čím dál jednodušeji proveditelné a návrháři obvodů musí věnovat velkou část svého času implementaci obran proti těmto ...
Programovatelný generátor synchronních sekvencí pulzů, Programmable generator of synchronous pulse sequences
; Supervisor: Borecký Jaroslav; Opponent: Dudka Michal (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2020-06-19)
Předmětem práce je analýza dostupných technologií a následná implementace programovatelného vícekanálového sekvenceru pulzů za využití hradlového pole. Předmětem praktické části je samotný vývoj řešení v jazyce Verilog a ...
Ochrana šifry PRESENT prostřednictvím falešných a vícenásobnýcch rund na FPGA, Dummy and multiple rounds countermaesure of PRESENT cipher in FPGA
; Supervisor: Novotný Martin; Opponent: Jeřábek Stanislav (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2020-01-30)
Práce pojednává o zabezpečení blokových šifer před útoky zaměřujícími se na informace o spotřebě během šifrování. Testovaným protiopatřením je technika vícenásobných a falešných rund, jejíž efektivnost nebyla doposud ...
Implementace kompresního algoritmu LZ4 s vysokou propustností v FPGA, High throughput FPGA implementation of LZ4 algorithm
; Supervisor: Bartík Matěj; Opponent: Borecký Jaroslav (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2019-06-07)
Diplomová práce se zabývá návrhem a implementací kompresní a dekompresní architektury číslicových jednotek určených pro FPGA obvody. Návrh klade důraz na využití v systémech s vysokou propustností a nízkou latencí. Práce ...