Simulace hierarchie sdílených pamětí cache

Abstract

Tato práce obsahuje implementaci hierarchie sdílených pametí cache s koherencním protokolem MOESI v simulátoru GEM5. Práce obsahuje krátký popis simulátoru GEM5 a jeho pametového systému, popis koherencního protokolu MOESI, popis implementace a propojení jednotlivých cache pametí. Výstupem této práce je simulace systému, který obsahuje dva osmijádrové procesory s tríúrovnovou hierarchií pametí cache. Overení správnosti implementace jsme provedli pomocí testu obsažených v simulátoru GEM5. Dále jsme simulovali beh vybraných benchmarku ze sad benchmarku PARSEC a SPLASH-2 a výsledky porovnali s behem na reálném systému.

This thesis contains implementation of Shared Cache Hierarchy with cache coherency protocol MOESI in GEM5 simulator. This thesis contains short description of GEM5 simulator and its memory system, description of MOESI coherency protocol, description of implementation and connection between cache controllers. We simulated a system with two eight-core processors with three-level cache hierarchy. Implementation was tested with test embedded in GEM5 simulator. We ran selected benchmarks from PARSEC and SPLASH-2 suits and compared results with real system.