Prohlížení dle předmětu "Xilinx"

Zobrazují se záznamy 1-7 z 7

    • Automatizace průběžného testování latencí na sběrnici CAN 

      Autor: Matěj Vasilevski; Vedoucí práce: Píša Pavel; Oponent práce: Ille Ondřej
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2022-06-08)
      Tato práce dokumentuje systém na měření latencí na sběrnici CAN. Již existující systém byl oživen, aktualizován aby fungoval i na protokolu CAN FD, a lépe zdokumentován pro možnost nasazení i jinde než zde na fakultě. ...

    • FPGA IP jádro pro síťové rozhraní s podporou v Linuxu 

      Autor: Jan Brokeš; Vedoucí práce: Beneš Tomáš; Oponent práce: Hynek Karel
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2021-08-27)
      Cílem práce je implementace IP jádra, které zpracovává SFP 10G nebo 1G signál na desce ZC706 do formy paketů. Ty potom filtruje podle cílového portu, určené pakety posílá na AXI Stream rozhraní v FPGA logice. Veškterý zbylý ...

    • Možnosti využití SoC platformy procesorů pro řízení elektrických pohonů 

      Autor: Petr Zakopal; Vedoucí práce: Bauer Jan; Oponent práce: Musil Tomáš
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2023-06-22)
      Cílem této práce je prozkoumat možnosti využití heterogenních platforem SoC s FPGA pro realizaci výpočtů v reálném čase, zejména pro řízení elektrických pohonů a pro analýzu výkonových prvků pomocí HIL. V textu jsou ...

    • Návrh Rx řadiče ve standardu JESD 204B 

      Autor: Bohdan Jůza; Vedoucí práce: Hazdra Pavel; Oponent práce: Kovalský Jan
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2021-06-17)
      Diplomová práce se věnuje návrhu linkové vrstvy přijímače dle standardu JESD204B. Seznamuje s historií standardu od své první verze až po současnou revizí C. Hlouběji se věnuje představení teoretických základů revize B, a ...

    • Programovatelný generátor synchronních sekvencí pulzů 

      Autor: Vojtěch Nevřela; Vedoucí práce: Borecký Jaroslav; Oponent práce: Dudka Michal
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2020-06-19)
      Předmětem práce je analýza dostupných technologií a následná implementace programovatelného vícekanálového sekvenceru pulzů za využití hradlového pole. Předmětem praktické části je samotný vývoj řešení v jazyce Verilog a ...

    • Zařízení pro ovládání základních periferií připojených k FPGA obvodu 

      Autor: Michal Šebek; Vedoucí práce: Kubalík Pavel; Oponent práce: Miškovský Vojtěch
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2023-06-17)
      Tato bakalářská práce se zabývá ovládáním běžně dostupných periferií z FPGA obvodu společnosti Xilinx. Z periferií řízených přímo jsou vybrána tlačítka, přepínače, LED diody, rotační enkodér a maticová klávesnice. ...

    • Zpracování videosignálu ve světelné technice využívající systém na čipu. 

      Autor: Martin Čurda; Vedoucí práce: Hazdra Pavel; Oponent práce: Rozehnal Zdeněk
      (České vysoké učení technické v Praze. Vypočetní a informační centrum.Czech Technical University in Prague. Computing and Information Centre., 2020-06-18)
      Cílem práce je navrhnout a realizovat funkční zařízení založené na systému na čipu (SoC) Zynq-7000 firmy Xilinx za využití vývojového prostředí Vivado HLS, jež bude možné využít při reálných aplikacích světelné jevištní ...